\frameforsubsection[t]{
  \vspace{-3ex}
  \twocolumns{
    \begin{itemize}
      \item Verilog模块是具有输入和输出端口的逻辑块
      \item Verilog模块可以被高层模块实例化，且可以有多个副本
      \item Verilog模块的基本结构
	\outfigure{.8}{images/模块结构.png}
	模块主体中的语句应该是哪些容易被综合成逻辑电路的语言结构，如：
	assign,case,casex,if(尽量不要使用if)
    \end{itemize}
  }{
    \begin{itemize}
      \item 素数模块的定义
	\outfigure{.9}{images/prime模块.png}
    \end{itemize}
  }
}
\frameforsubsection[t]{
  \label{1-1}
  \twocolumns[.4]{
    \outfigure{.99}{images/prime模块.png}
  }{
      \begin{itemize}
	\zihao{-5}
	\item 1-4行：对模块的注释
	\item 5行：模块名为prime,包含2个端口：in和isprime
	\item 6行：声明in的端口方向（input标识该端口为输入）和位宽（4位二进制数，4个输入引脚，最左边为最高位，索引为3，最右边为最低位，索引为0，也可以什么为input[0:3] in，此时最高位为in[0]）
	\item 7行：没有指定位宽，则位宽为1，1个输出引脚
	\item 8行：对将被赋值的信号的类型进行声明，若在case或casex语句中赋值，则声明为reg，若一个信号用于模块间的连接，或使用assign语句赋值，则该信号声明为wire类型(默认为wire类型)
	\item 9-14行：模块的逻辑描述,这里用到了case语句，还可以用其他几种语句描述
      \end{itemize}
    }[c]
}
